叠层芯片结构qfn封装导电胶分层失效行为分析 >> 行业新闻-j9九游会登录入口

 

（文章来源：半导体封装工程师之家）

 

黄 涛 廖秋慧 吴文云 罗 成

(上海工程技术大学 材料工程学院)

《电子元件与材料》

 

摘要: 

导电胶分层作为封装失效问题，一直受到广泛的关注。基于 ansys 平台，对导电胶剥离应力仿真，用来评估导电胶在封装和测试过程中分层风险，并进一步分析了顶部芯片、绝缘胶厚度以及导电胶厚度对导电胶分层的影响。结果表明: 导电胶在可靠性测试阶段 125 ℃冷却到室温阶段最容易发生导电胶分层失效。该款封装中导电胶分层的原因是顶部叠层芯片结构引起的。通过对顶部芯片、绝缘胶的厚度进行设计，发现其厚度越薄导电胶的剥离应力越小，分层风险越小。导电胶的厚度在 10 μm 时，胶体的粘附力最大，剥离应力最小，导电胶分层风险最小。

 

随着电子工业对环境保护要求不断提高，传统封装中使用铅焊料污染环境，渐渐被环保导电胶代替。但导电胶的热膨胀系数与芯片相差较大，在温变载荷下容易产生热应力使导电胶分层。一旦导电胶分层严重将造成芯片功能失效。针对导电胶分层国内外学者进行了广泛的探讨和研究。龙平认为导电胶分层主要是由于热载荷下各部分膨胀和收缩不均引起的。sujan 等对银胶剪切热失配双层模型的分析表明，随着剪切力增大，导电胶分层程度减小。国内学者通过 ansys软件分析导电胶的热应力，研究基板厚度对导电胶最大热应力的影响，并提出封装结构优化的措施，随着基板厚度的增加，导电胶最大热应力先减小后增大，在基板厚度为 4～5 mm 时最小，导电胶分层现象有所改善。国外学者利用热循环后导电胶的整体等效应力并结合芯片剪切实验评估导电胶分层风险，但仅仅减小等效应力最大值很难改善导电胶分层。虽然利用有限元法分析导电胶热应力是一种有效手段，但仅分析整体热应力结果并不能直接评估导电胶与芯片界面分层风险。本文基于有限元法分析导电胶的剥离应力，直接评估导电胶与芯片界面分层(导电胶分层)风险，减小导电胶分层。通过仿真结果分析导电胶失效阶段及原因，并进行封装内部结构设计，改善导电胶分层。

 

1 产品造型及材料的特性参数

 

封装体由芯片、导电胶、绝缘胶、焊板及引脚、塑封料及金线构成，如图 1 所示。金线对导电胶分层影响很小，故建模时可以忽略。封装体尺寸为 2. 0mm×2. 0 mm×0. 6 mm，顶部芯片尺寸为 1. 37 mm×1mm×0. 12 mm，绝缘胶尺寸为 1. 37 mm×1 mm×0. 04mm，底部芯片尺寸为 1. 37 mm×1. 35 mm×0. 12 mm，导电胶尺寸为 1. 37 mm×1. 35 mm×0. 01 mm。

 

导电胶使用 henkel 公司的 qmi519，塑封料使用 nitto 公司 g770hcd，材料特性参数如表1 所示。导电胶和塑封料的热膨胀系数(cte)和杨氏模量(e)在玻璃态转变温度 t g 附近急剧变化。2×10-5/6×10-5和 3000/400 表示当温度低于 t g 时，导电胶cte 和 e 的值分别为 2×10- 5℃-1和 3000 mpa，当温度高于 t g 时，cte 和 e 分别取 6×10-5℃-1和 400mpa。同理塑封料也具有此类性质。

 

 

 

2 导电胶分层失效行为分析

 

2.1 剥离应力仿真

 

粘接界面的可靠性由界面的粘附力和内应力的大小决定。导电胶的粘附力与本身材料有关。内应力由热应力和湿应力组成。qmi519 导电胶吸湿性很低，外部塑封料保护使湿气很难侵入导电胶内部，故导电胶的湿应力较小。

 

芯片在封装过程中经历复杂温度变化，导电胶不可避免产生热应力。热应力中与界面剥离相关的应力称作剥离应力。剥离应力分为拉应力和压应力，但只有拉应力才有界面剥离风险，拉应力越大则材料之间越容易产生分层。因此，当导电胶材料不变情况下，可以用剥离应力大小评估导电胶分层风险。图 2 为导电胶界面剥离时受力示意图，界面拉力是界面分层影响主要因素。

 

 

ansys 软件进行导电胶剥离应力仿真。图 3是封装体内部网格图，网格单元为 39964，节点数目为 191617。热分析时室温为 25 ℃，参考温度为初始温度，参考温度时为零应力状态，用于计算导电胶的热应力。同时设置空气自然对流，焊板底部设置温度载荷，时间为 2400 s。静应力模块分析时，设置底面为 z 方向位移约束，左、前面为 x、y 方向位移约束，如图 4 所示。导电胶在125 ℃冷却到室温时剥离应力如图 5 所示，导电胶有顶部芯片区域均为拉应力，同时该区域出现四个应力集中区域，而无顶部芯片区域大部分为压应力，初步推断顶部叠层芯片结构对导电胶剥离应力产生影响。

 

 

 

 

2.2 导电胶失效阶段分析

 

2.2.1 芯片封装过程中导电胶失效分析

 

芯片封装要经过许多的工艺流程比如贴片、塑封等。导电胶分层相关过程包括: 导电胶固化175 ℃ 冷却到室温过程; 塑封后固化时从室温加热至 175 ℃ 过 程; 塑 封 后 固 化 175 ℃ 冷 却 至室温。

 

从图 5 可知导电胶表面剥离应力云图关于 y 轴对称，将云图沿 y 轴划分 5 个区域比沿 x 轴更能反映剥离应力分布，划分区域示意图如图 6 所示。将导电胶剥离应力云图导出数据分别计算出各区域剥离应力均值，并绘制以 y 轴距离为横坐标的曲线图。

 

封装过程中导电胶剥离应力分布如图 7 所示，塑封后固化 175 ℃ 冷却至室温过程，剥离应力达到 15 mpa，在芯片封装过程中分层风险最大。导电胶固化冷却过程中拉应力较小，剥离风险较小。

 

 

 

2.2.2 可靠性测试过程中导电胶失效分析

 

塑封体必需经过可靠性测试，其目的为检测在产品使用时是否容易出故障、产品使用寿命是否合理等。基于 j－std－020 标准进行 msl 试验，首先125 ℃烘烤 24 h，再于 85 ℃湿热 168 h，最后进行260 ℃回流焊。

 

可靠性测试各过程导电胶剥离应力分布如图 8所示，125 ℃ 冷却到室温时导电胶剥离应力最大，剥离应力均为拉应力。回流过程中，85 ℃ 加热到260 ℃导电胶拉应力较小，260 ℃ 冷却到室温时拉应力区域明显较小，压应力明显增大，但压应力并不是导致导电胶分层的原因。可见，并不是温度越高导电胶越容易分层。

 

 

2.2.3 导电胶最易失效阶段分析

 

塑封后固化 175 ℃冷却过程和 125 ℃冷却过程分别是封装过程和可靠性测试过程剥离应力最大的过程。通过将两个过程进行比较，得出 125 ℃冷却过程导电胶的剥离应力更大，拉应力区域更多，界面剥离的风险更大，如图 9 所示。因此，导电胶分层最易发生在 125 ℃冷却过程中。

 

2.3 导电胶加热及冷却剥离应力分析

 

导电胶的热膨胀系数(cte)比芯片大，若不考虑封装体结构的影响等因素，加热时导电胶向外膨胀，z 方向变形量是大于零的。同理，冷却过程中导电胶材料向内部收缩，z 方向变形量是小于零的。图 10(a)表示导电胶在加热过程中受力示意图，芯片受到导电胶材料的挤压会对导电胶产生一个压应力。因此，加热过程导电胶基本上都是压应力，导电胶分层风险小。图 10(b)表示冷却过程中导电胶的受力示意图，芯片对导电胶有个拉应力，故导电胶在冷却过程中有较大区域的拉应力分布，导电胶分层风险大。

 

 

 

2.4 导电胶发生分层失效的原因探讨

 

除了温度载荷对导电胶的分层影响，封装体结构也会对导电胶分层有影响。初步推断该 qfn 封装导电胶分层是由于顶部芯片叠层引起的。通过分析导电胶剥离应力云图，在 125 ℃冷却至室温时有顶部叠层芯片区域使导电胶剥离应力增加许多。通过有/无顶部芯片仿真数据分析，顶部叠层芯片结构确实增加了导电胶剥离应力，如图 11 所示。

 

 

目前，大多数公司通过超声波扫描显微镜(sam)观察导电胶分层情况。由于导电胶分层容易发生在可靠性测试的过程中，故在可靠性测试前后分别进行 sam 测试。从图 12 看出有顶部芯片结构封装中导电胶在可靠性测试前后均发生分层现象，但在可靠性测试后导电胶发生分层程度更大，分层区域达到 78%。图 13 是无顶部芯片结构封装中导电胶 sam 图，导电胶在可靠性测试前后均未发生分层。因此，该款封装中导电胶分层失效是由于顶部叠层芯片引起的。

 

 

3 导电胶分层现象改善方案

 

3.1 顶部芯片及绝缘胶结构设计

 

由于顶部叠层芯片结构是造成导电胶分层失效的原因，所以基于剥离应力仿真对封装体结构进行优化设计。首先对顶部芯片以及绝缘胶的厚度设计，顶部芯片厚度 100～140 μm。绝缘胶厚度 30～50 μm。在 125 ℃冷却至室温过程中进行剥离应力仿真。

 

 

导电胶的剥离应力随着顶部芯片厚度减小而下降，顶部芯片厚度为 100 μm 时导电胶剥离应力最小，如图 14 所示。当绝缘胶厚度为 30 μm 时，导电胶剥离应力最小，且绝缘胶厚度越小，导电胶剥离应力越小，如图 15 所示。

 

 

 

从图 5 看出导电胶的剥离应力可能与顶部叠层芯片的面积有关。为此，对顶部芯片的大小设计，将芯片的尺寸减小至 1. 07 mm×0. 8 mm×0. 1 mm。将新设计的封装进行仿真，新设计顶部芯片尺寸使得导电胶的剥离应力减小，拉应力分布减小，如图16 所示。因此，减小顶部芯片的面积能够改善导电胶分层现象。

 

 

3.2 导电胶厚度的设计

 

导电胶的厚度变化不仅改变剥离应力大小，而且会影响胶体的粘附力。

 

图 17 表示不同厚度导电胶的剥离应力，导电胶厚度为 10 μm 时，其剥离应力较其他厚度时要小。但并非导电胶厚度越小越好，当厚度减至 5μm 时，导电胶的剥离应力迅速增大，容易造成导电胶分层失效。当厚度超过 10 μm 时，导电胶剥离应力随着厚度增加而增大。

 

导电胶的厚度改变时，胶体对芯片粘附力发生变化。通过芯片推力测试仪对固化后导电胶进行芯片推力实验，用芯片推力来表征导电胶对芯片的粘附力大小，芯片推力越大则导电胶粘附力越大。每种导电胶厚度选出 10 组，共 40 组进行芯片推力实验，再算出每种厚度导电胶平均芯片推力值以减小实验误差。图 18 表示芯片推力实验，在框架上残留物越多表示芯片推力越大。图 19 表示不同导电胶厚度时的平均芯片推力大小，导电胶厚度为 10μm 时芯片平均推力最大，表征导电胶对芯片粘附力也最大，整体上芯片推力随着导电胶厚度的增加先增大，当厚度超过 10 μm 时一直减小。导电胶厚度为 5 μm 时，导电胶过薄导致粘附力不足。一方面是界面起粘附作用的物理及化学键减少引起的，另一方面胶体本身机械强度低，在芯片推力实验中容易产生粘结破坏。从图 17 和图 19 可知增加导电胶厚度并不能改善导电胶的剥离应力，反而减小了导电胶对芯片的粘附力，增加了导电胶分层的风险。同时增加导电胶厚度造成导电胶浪费，经济性较差。

 

 

 

 

当导电胶厚度大于 10 μm 时，胶体粘附力下降，推断可能是导电胶内部空洞导致的。为此对固化后导电胶进行了 x 射线透射观察孔隙率，如图 20所示。孔隙率值随着导电胶厚度降低而减小，导电胶厚度为 10 μm 时孔隙率最小为 9%。空洞直接减小导电胶与芯片接触的有效面积，而有效面积与其粘附力成正相关。孔隙率越大，导电胶的粘附力越小。孔隙率 porosity 基于公式(1):

 

 

式中: v 为导电胶的总体积; v 0 为总孔体积。

 

 

因此，导电胶厚度 10 μm 对芯片粘附力最大，剥离应力最小，导电胶分层风险最小。

 

顶部芯片 1. 07 mm×0. 8 mm×0. 1 mm，绝缘胶厚 30 μm，导电胶厚 10 μm，导电胶分层风险是最小的。将新设计结构的封装体进行生产，在可靠性测试前后进行 sam 检测，检测结果如图 21 所示。导电胶在可靠性测试后仍有分层，但导电胶分层区域减小至 25%。在工厂实际生产中，可靠性测试后导电胶分层区域小于 50%时，可以进行生产，故该方案改善导电胶分层是有效的。

 

 

4 结论

 

(1)通过 ansys 平台剥离应力仿真，qfn 型封装在 125 ℃冷却至室温过程中导电胶剥离应力最大，导电胶分层的风险最大。导电胶在冷却过程中比加热过程分层风险性更大。仿真结果还表明，并不是温度越高导电胶分层风险越大。

(2)从剥离应力仿真结果中推断出导电胶的分层与叠层芯片结构有关。同时通过改变叠层芯片结构参数，发现其结构优化确实能够改善导电胶分层。当顶部芯片厚 100 μm，绝缘胶厚 30 μm 时，导电胶剥离应力最小即导电胶分层风险小，减小顶部芯片的面积亦能减小导电胶分层风险。

(3)当具有类似叠层芯片结构封装中出现导电胶分层，可以通过适当减小顶部叠层结构的体积，以减小导电胶的剥离应力，降低导电胶分层风险。导电胶固化后厚度一般以 10 μm 为宜，不宜涂覆过厚的导电胶。

(4)导电胶分层失效是在热载荷下，导电胶与芯片界面产生拉应力作用使两者材料分离，分析导电胶整体的等效应力结果并不能直接评估分层风险。通过导电胶剥离应力仿真方法的使用，正确地评估导电胶分层风险，并与超声波扫描 sam 分层检测结果吻合，为工厂中出现类似导电胶分层失效问题提供j9九游会真人游戏第一品牌的解决方案。

 

简介

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